Fix typo in section 3.1

cpu-caches/cpu-caches-in-the-big-picture.md

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 圖 3.2 顯示了三層快取，並引入了我們將會在本文其餘部分使用的術語。L1d 是一階資料快取、L1i 是一階指令快取等等。注意，這只是張示意圖；實際上資料流從核心到主記憶體的路上並不需要通過任何較高層級的快取。CPU 設計者在快取介面的設計上有著很大的自由。對程式設計師來說，是看不到這些設計上的抉擇的。
 
-此外，我們有多核心的處理器，每個核心都能擁有多條「執行緒（thread）」。一個核心與一條執行續的差別在於，不同的核心擁有（幾乎[^17]）所有硬體資源各自的副本。除非同時用到相同的資源––像是對外連線，否則核心是能夠完全獨立運作的。另一方面，執行緒則共享幾乎所有處理器的資源。Intel 的執行緒實作只讓其擁有個別的暫存器，甚至還是有限的––某些暫存器是共享的。所以，現代 CPU 的完整架構看起來就像圖 3.3。
+此外，我們有多核心的處理器，每個核心都能擁有多條「執行緒（thread）」。一個核心與一條執行緒的差別在於，不同的核心擁有（幾乎[^17]）所有硬體資源各自的副本。除非同時用到相同的資源––像是對外連線，否則核心是能夠完全獨立運作的。另一方面，執行緒則共享幾乎所有處理器的資源。Intel 的執行緒實作只讓其擁有個別的暫存器，甚至還是有限的––某些暫存器是共享的。所以，現代 CPU 的完整架構看起來就像圖 3.3。
 
 <figure>
   <img src="../assets/figure-3.3.png" alt="圖 3.3：多處理器、多核心、多執行緒">