AES_VERILOG.xpr

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<!-- Product Version: Vivado v2024.1 (64-bit)                              -->
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<!-- Copyright 1986-2022 Xilinx, Inc. All Rights Reserved.                   -->
<!-- Copyright 2022-2024 Advanced Micro Devices, Inc. All Rights Reserved.   -->

<Project Product="Vivado" Version="7" Minor="67" Path="C:/Users/dzemi/Desktop/AES-256-SystemVerilog/AES_VERILOG.xpr">
  <DefaultLaunch Dir="$PRUNDIR"/>
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    <Option Name="IPCachePermission" Val="write"/>
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      <File Path="$PSRCDIR/sources_1/new/EncryptionFinalRound.sv">
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    <FileSet Name="AddRoundKeyTB" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/AddRoundKeyTB" RelGenDir="$PGENDIR/AddRoundKeyTB">
      <Filter Type="Srcs"/>
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        <Option Name="PamDutBypassFile" Val="xil_dut_bypass"/>
        <Option Name="PamSignalDriverFile" Val="xil_bypass_driver"/>
        <Option Name="PamPseudoTop" Val="pseudo_tb"/>
        <Option Name="SrcSet" Val="sources_1"/>
        <Option Name="XSimWcfgFile" Val="$PSIMDIR/AddRoundKeyTB/behav/AddRoundKeyTestBench_behav.wcfg"/>
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    </FileSet>
    <FileSet Name="ShiftRowsTB" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/ShiftRowsTB" RelGenDir="$PGENDIR/ShiftRowsTB">
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    <FileSet Name="InvShiftRowsTB" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/InvShiftRowsTB" RelGenDir="$PGENDIR/InvShiftRowsTB">
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        <Option Name="TopLib" Val="xil_defaultlib"/>
        <Option Name="TransportPathDelay" Val="0"/>
        <Option Name="TransportIntDelay" Val="0"/>
        <Option Name="SelectedSimModel" Val="rtl"/>
        <Option Name="PamDesignTestbench" Val=""/>
        <Option Name="PamDutBypassFile" Val="xil_dut_bypass"/>
        <Option Name="PamSignalDriverFile" Val="xil_bypass_driver"/>
        <Option Name="PamPseudoTop" Val="pseudo_tb"/>
        <Option Name="SrcSet" Val="sources_1"/>
      </Config>
    </FileSet>
    <FileSet Name="XTimeTB" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/XTimeTB" RelGenDir="$PGENDIR/XTimeTB">
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        <FileInfo>
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      </File>
      <File Path="$PSIMDIR/XTimeTB/XTimeTestBench_behav.wcfg">
        <FileInfo>
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      <Config>
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  </Simulators>
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    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7z020clg400-1" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="true" IncrementalCheckpoint="$PSRCDIR/utils_1/imports/synth_1/Top.dcp" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/synth_1" ParallelReportGen="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2024"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
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    <Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7z020clg400-1" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" SynthRun="synth_1" IncludeInArchive="true" IsChild="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/impl_1" AutoRQSDir="$PSRCDIR/utils_1/imports/impl_1" ParallelReportGen="true">
      <Strategy Version="1" Minor="2">
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      <ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2024"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
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